FPGA

输入输出同步问题

2019-07-15 22:22发布

站内问答 / FPGA
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本帖最后由 x282718048 于 2016-10-9 09:21 编辑

请问论坛里的各位大神，用altera三代的 FPGA利用输入脉冲信号的上升沿触发产生一个同步输出脉冲时，输出信号的上升沿相对输入上升沿来说有一个周期的抖动，请问这是怎么产生的，该怎么解决？输出信号频率大概100-200M，万分感激！！！
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19条回答
李春明
2019-07-18 04:57
x282718048 发表于 2016-10-9 09:25
大神，我把代码贴出来了，也麻烦你帮忙看下，谢谢！

这个我也不太懂  这个你还是参考14楼坛友的意见吧

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