FPGA

quartus ii 时序仿真出现了问题

2019-07-15 22:24发布

站内问答 / FPGA
5386 7 1612
两个输入管脚分别输入了一个时钟信号，而且两个信号是反相的。输出之后来应该是输出端s位高电平，co为低电平才对的，但是输出出现了一些峰刺还是什么的。用功能仿真就没有这个问题。请大家帮我分析一下。谢谢

简单的半加器 简单的半加器
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
7条回答
lfjd05
2019-07-16 00:26
你的RTL级别仿真有毛刺吗，如果只有时序仿真有，说明你这是由于组合逻辑引起的毛刺。就是说你a,b两条时序，实际电路中达到上升下降沿不是同时的，所以输出的s、co两条线就会跳变出毛刺。最好的解决方法是再加一路时钟CLK，当CLK出现上升或下降沿的时候，进行一次a、b的组合逻辑判断 最佳答案

一周热门 更多>