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FPGA
quartus ii 时序仿真出现了问题
2019-07-15 22:24
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FPGA
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两个输入管脚分别输入了一个时钟信号,而且两个信号是反相的。输出之后来应该是输出端s位高电平,co为低电平才对的,但是输出出现了一些峰刺还是什么的。用功能
仿真
就没有这个问题。请大家帮我分析一下。谢谢
简单的半加器
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7条回答
hqbenson
2019-07-16 20:16
quartusII的时序仿真是综合布局布线后的仿真。仿真里面含有各种门延时和布线延时,会如实地反应出逻辑电平的冒险竞争现象。
功能仿真则不会有此毛刺,这是因为功能仿真没有考虑各种延时,而只是单纯地对代码的逻辑行为进行仿真。
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