alasga 发表于 2016-09-10 15:13
always@（posedege clk) 语句说明你要做的是同步逻辑设计，后面只能跟“非阻塞”赋值，而且你要做流水设计的话，就更应该是非阻塞赋值了；至于阻塞赋值，从语法上讲没有问题，但是最终综合成什么逻辑电路，就要完全看综合器对你这段代码的理解了，所以不同的软件版本之间，同一版本不同综合次数之间，不同的综合工具之间，最终综合结果都有可能不一样，属于不规范语法描述方式。所以不用去纠结第二代码了。
最后为什么不直接用
always@(posedge clk) begin
  {cout,sum}

1、因为要采用流水线设计，所以没有直接用｛cout,sum｝。
2、采用图一代码，我发现仿真结果不对。上图中，我没有对高8位赋值。在我对高8位赋值后，发现：输出结果（cout）的高8位是当前输入高8位的和，而低8位则是上一个时钟输入低8位的和。请问应如何解决？不知您之前是否写过流水线加法器？求指教。