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Verilog流水线加法器always块中应该采用阻塞赋值（=），还是非阻塞赋值（<=）？

2019-07-15 22:24发布

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二级流水线加法器非阻塞赋值.png 图一
wave3.PNG
图二
二级流水线加法器阻塞赋值.png
图三
wave4.PNG
图四

最近写了一个16位二级流水线加法器，并进行了一下仿真。发现在always块中采用阻塞赋值(=)和非阻塞赋值(<=)的结果是不一样的，书上的例程以及网上很多例程的流水线加法器都采用的是阻塞赋值。
书上对流水线加法器的描述是这样的：“采用流水线，能将一个算术操作分解为一些小规模的基本操作，将进位和中间值存储在寄存器中，并在下一个时钟周期内继续运算”。
如上图所示，图一、图二是采用非阻塞赋值的代码及仿真波形图，图三、图四是采用阻塞赋值的代码及波形图。明显可以看出，采用阻塞赋值的仿真结果是在一个时钟周期内得到结果，并没有像描述的那样在每个时钟周期内分级运算，也没有体现出流水线的特点；而非阻塞赋值好像更符合“下一个时钟周期内继续运算”的描述，也体现出了流水线的执行特点。


求大神指点！




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17条回答
hqbenson
2019-07-17 00:17
本帖最后由 hqbenson 于 2016-9-12 16:34 编辑

您好楼主。您再仔细分析一下您的代码就可以发现问题了。其实这和阻塞非阻塞没太大关系。（当然时序电路还是必须要用非阻塞的）
主要有
1.流水线的编写思路不太清晰。
2.always里面的加法和拼接符用的也有点问题。（写的是：{cout1,sum1}<={cina[7],cina[7:0]}+{cinb[7],cinb[7:0]}+cin;举个例子，如果低八位cina=a0；cinb=00;那么结果将是{1，a0}，显示进位了。但实际并没有进位。所以有误。）

最主要的问题是流水线结构不对，根据您写的代码，我画了个RTL图，您看了图之后应该会很清楚了。
流水线的每一步都需要一个寄存器。
按图所示第一个时钟沿时，寄存器sum1寄存低八位的和值，但寄存器sum寄存的是上个时钟低八位部分的和值与当前输入值的和值。根本原因是因为高八位的加法器的输入随着cina和cinb改变而立即改变。所以才会出现您所说的高八位是当前的值，而低八位是上一个时钟的值。
正确的方法是要在画红圈处加一个寄存器锁存值。（可以锁存输入值，也可以锁存和值）
キャプチャ.PNG

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