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上图是我的系统结构，FPGA使用AD产生的120M差分时钟作为时钟，通过一个DCM生成120M,240M的时钟，使用DCM生成的时钟作为AD采样时钟来采样并行14bit差分数据。每次修改了FPGA的代码时，都需要调整采样时钟的相位才能够进行正确的采样，有时调整相位也采样不正确。这是采样时钟与数据不同步造成的么？
我在网上看了一些资料，说可以使用idelay增加时钟的延时，我的FPGA使用的是spartan6的lx150，ISE版本为14.4。我在使用selectiO这个IP核时，怎样才能只改变时钟的延时，不改变数据延时呢？是把IP核设置里的data delay设置为0，clock delay设置为自己想要的延时么？但是这样设置完成以后，生成的模块仍然会有数据的输入引脚，和输出引脚，这些引脚怎么办呢？我只想要时钟延时。
还有没有其他的方法来解决同步这个问题呢？
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