我在以前的代码基础上,又加入部分的代码,逻辑单元使用量竟然减少了,求告知

2019-07-15 22:29发布

我在以前的代码基础上,又加入部分的代码。加入的部分代码只是为了增加部分的新功能(原来的代码没有改动),编辑后逻辑单元使用量竟然比原代码的使用量减少了,求告知

使用语言: verilog
环境: quartusii
芯片: CPLD  Altera
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