FPGA

新手请教一个verilog代码的问题，就一个命令。

2019-07-15 22:31发布

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小弟最近刚学verilog，我看网上的教程中，基本的模子就是 always@(posedge CLK or negedge RESET)
我试着写了如下代码：
（目的是每按一次按键，8个led就翻转一次）
output wire[7:0] ledR,
reg [7:0]rledR;
always@(posedge CLK or negedge key0)
begin
        if(!key0)
                rledR = ~rledR;
end
assign ledR = rledR;

但实际情况是8个led随机亮灭。
但是如果在always敏感条件中去掉"posedge CLK "，结果就正常了。
想问下，是什么原因？
下面是仿真波形：
无标题.png
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7条回答
hgzx01
2019-07-16 11:39
二楼那个说得有一定道理。但是还有一点，既然你要按键翻转灯的亮灭，这里并没有跟时间有关系，那你还需要时钟干什么呢。所以你去掉时钟就正常啦。你这只是一个逻辑程序而已，不是时序程序。

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