本人最近用verilog写了一个随机数生成器RNG，生成一个32bits的随机数，然后加入到信道仿真的模块中，在信道仿真的模块里面需要有3个子模块都需要用这个随机数生成器，我一开始尝试每个子模块都用一个独立的随机数生成器，但是我在想，能不能在外面写一个随机数生成器，然后通过接口传入子模块里面呢？这样就不用在每个模块里面都写一个独立的随机数生成器，节省了资源，为了降低关联性，我可以在每个模块对这个随机数进行拼接和打乱，比如模块A用 RNG生成的[31:0]，模块B用把这32bits打乱，比如 {[15:0] , [31:16]} 模块C用{[15:25],[14:0],[31:16] } ，这样就降低了整个框架的复杂度，而且也节省了资源，请问下这做那个做法可行不 ？？ 会不会有什么不良的效果。      
       小弟菜鸟，希望坛友解答指教