FPGA

整数除法器的设计

2019-07-15 22:32发布

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主频在400Mhz，输入端可配置，最大128位，整数无符号除法（四舍五入），重点是在10个周期内算完。
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7条回答
LQVSHQ
2019-07-16 08:29
chenwei6991627 发表于 2016-7-25 09:16
你的方案还没搞清楚把

网上的一些方案都难以实现啊，你觉得怎样做为好？

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