module DataProcess(in,out);
        input [511:0] in;
        output reg [511:0] out=in;
        reg[9:0]b=0;
        genvar a;
        generate for(a=0;a<512;a=a+1) begin:leng
                casex(out[a])
                        1'bx:b=b+1;
                        1'b0,1'b1,
                        default:b=b;
                endcase
                end
        endgenerate
        assign out[b-1]=1'b1;
        assign out=out+512-b;
        initial $monitor($time , ,"out= %h",out);
endmodule
错误信息如下，请各位帮忙指正。
** Error: (vlog-13069) D:/FPGA/test/SHA-1 modelsim/DataProcess.v(7): near "casex": syntax error, unexpected casex.

** Error: (vlog-13069) D:/FPGA/test/SHA-1 modelsim/DataProcess.v(17): near "endmodule": syntax error, unexpected endmodule.