这一段vhdl代码为什么不是循环加一呀

2019-07-15 22:35发布

本帖最后由 tl电子 于 2016-7-2 09:38 编辑

小白新人求教,下面这一段代码可以生成clk的测试波形
clk_p: PROCESS                                                                                 
BEGIN
        wait for 10ns;
        clk<= not clk;
END PROCESS clk_p;
但是下面这一段代码,b只加了一次,并没有循环加一
always : PROCESS
BEGIN  
        wait for 10ps;                                                      
        b<=b+1;
        wait for 10ps;
WAIT;                                                        
END PROCESS always;  
小白不理解了,是跟硬件描述语言有关吗?
啊啊 不用了 发现那里有一个wait忘记删除了。。。。


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