FPGA

笔试题，求大神解答，弄不懂什么意思

2019-07-15 22:36发布

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A时钟域工作在1Mhz，B时钟域的工作频率在（100Mhz,200Mhz）范围，具体的工作频率不定，两个时钟域是非同源时钟；B时钟域有一个单周期脉冲信号（这种脉冲出现的频率非常低，低于10hz）需要传输到A时钟域，在A时钟域恢复出等于A时钟一个周期长的脉冲信号；用verilog写出实现代码。
PS：主要弄不懂要干什么，没有一点思路。
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3条回答
battyson
2019-07-16 02:15
自己顶起来，大家帮帮忙哈

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