FPGA

无意中发现always语句中一个很奇快的现象

2019-07-15 22:36发布

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//一个普通的always语句，但ad_sclk有点特殊
  1.   always @(posedge ad_sclk) begin
  2.     if(shift_cnt == 5'd17) shift_cnt <= 0;
  3.     else shift_cnt <= shift_cnt + 1'b1;
  4.   end
复制代码功能仿真的截图如下：
红线圈的地方不是ad_sclk的上升沿，shift_cnt就不应该发生变化，但是???，感觉好奇怪！
捕获.PNG
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3条回答
xidada
2019-07-16 08:00
路过看见，支持一下！顶！顶！顶！

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