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赛灵思的DDR3在init_calib_comlete拉高之前的波形，不知道对不对，和altra的不一样

2019-07-15 22:37发布

站内问答 / FPGA
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ddr3端在init_calib_comlete拉高之前的波形，不知道对不对，求助高手，我是有AXI4总线连接的
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3条回答
南盗
2019-07-16 00:18
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