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赛灵思的DDR3在init_calib_comlete拉高之前的波形，不知道对不对，和altra的不一样

2019-07-15 22:37发布

站内问答 / FPGA
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ddr3端在init_calib_comlete拉高之前的波形，不知道对不对，求助高手，我是有AXI4总线连接的
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3条回答
daneast05
2019-07-16 01:14
你在init_calib_comlete拉高之前有对控制口进行读写配置吗？是不是只给时钟和复位，控制器就能自动完成初始化、校准和wr leveling？

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