FPGA

verilog代码 在综合的时候出出现问题 求助。。

2019-07-15 22:43发布

站内问答 / FPGA
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这里显示的错误是：
[Synth 8-3380] loop condition does not converge after 2000 iterations
说是会一直循环，该怎么改啊？
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5条回答
鱼鱼鱼fish
2019-07-16 08:42
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