Verilog程序,请好心人帮忙解答

2019-07-15 22:44发布

小弟新学Verilog,有如下问题:module 一个输入,一个输出。当输入为常0或常1时,输出为0;当输入为翻转的电平时(频率为300~20MHz),输出为输入频率的1/100(100分频),请问用Verilog如何实现?哪位高手路过请帮小弟解答,先在这里谢过了。
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