在写Verilog测试文件的时候,想写一个一次连续发四个数据的激励,还有对应的valid信号,但是
仿真之后发现在clk的上升沿其他的数据就开始变化,并不是像在功能文件要在下一个clk判断,变化。很奇怪,是不是激励写的方式不对啊,还有就是我设定的是wr_cnt在3的时候LB_WVLD归0,但是也没有,请各位大神不吝赐教,有附图file:///C:UsersIR-004AppDataRoamingTencentUsers1182906109QQWinTempRichOle6@QQ%LXQX89EN512MD}}OUI.png[img]file:///C:UsersIR-004AppDataRoamingTencentUsers1182906109QQWinTempRichOleDA~G@UNW~KS(P4N}AH][8CQ.png[/img]
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