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怎样实现小于时钟周期的信号延时。
2019-07-15 22:50
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FPGA
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本帖最后由 Geekerwwy 于 2016-4-25 14:39 编辑
在编写SPI FLASH控制器时遇到了点问题,如下图所示。
举例来说,CS#的下降沿和CLK的上升沿之间需要有tSLCH=5ns的延迟,目前使用的CLK是50MHz,最快不能超过100MHz,也就是说不能通过计数器实现延迟,而且#5这样的语句是不可综合的,这个问题该怎么解决?
希望大神们不吝赐教,小弟先谢过了。
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6条回答
Geekerwwy
2019-07-16 06:55
runileking 发表于 2016-4-25 19:27
下降沿拉低,没有问题的,很多时候也会用下降沿
您是指在CLK的下降沿将CS拉低吗?
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