FPGA

关于边沿检测的问题

2019-07-15 22:54发布

站内问答 / FPGA
10679 5 928
入图，有没有大神分析一下，是怎实现边沿检测的，它各个时期的电平状态是什么
边沿检测 边沿检测
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
5条回答
正在路上的
2019-07-16 03:51
以CLK为基准判断trigger的上升、下降沿
①输入为0(D触发器输出0)，变到1后，3口为1，D触发器在下一个CLK上升沿之前保留上一个值，为0，非之后为1，3口与4口相and输出1，代表上升沿。
②输入为1(D触发器输出1)，变到0后，非之后1口为1，D触发器在下一个CLK上升沿之前保留上一个值，为1，1口与2口相and输出1，代表上升沿。 最佳答案
ZBCA}0BBEDBU~U~5LUPB`SR.png

D触发器

D触发器

一周热门 更多>