本帖最后由 月亮下的蛋 于 2016-3-20 17:40 编辑

小梅哥 发表于 2016-3-20 16:54
对于FPGA设计的串口模块来说，由于起始位检测是独立的，并不是连续的波特率，而是检测到起始位了才开始产生波特率时钟，即每个字节都会进行波特率校正。所以不会有问题

应用的情景是A连续发送。发完上一轮的停止位立刻发下一轮的起始位。起始位的检测是独立的。作为接收方B来说，检测每一位的时间t0(t0 = 1/9600)是固定的。假设t0是精确的。
所以B的一次完整接收周期是t0*(1+8+1)。假设A连续发送，如果B检测到有数据的时间滞后了t_delay时间，则每一轮检测都滞后t_delay。
这样不会有错。累积的后果也就是，每一轮B晚t_delay接收到数据，而每一轮B接收数据花的时间是等同于A发送所用的时间长度的。

但如果B的时钟并不是精确的，比如略长于t0。那每一轮都会消耗更多的时间。这个多消耗的时间，举个例子说明：
B还在接收第n轮的停止位，A已经开始发送n+1轮的起始位了。
而由于每一轮B接收数据， 都花了长于A发送所用的时间，那多次累加下来，就会出现错误了。比如B还在接收第n轮的停止位，A已经在发送第n+1轮的数据了。这样B就会丢数据。

请问这样的理解是对的吗？