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编写的一个模块本来仿真是正确的 但是和另一个模块联合仿真的时候 有一个输出相对延时了很长时间

2019-07-15 23:06发布

站内问答 / FPGA
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编写的一个模块本来仿真是正确的 但是和另一个模块联合仿真的时候 有一个输出相对单个模块仿真时 延时了很长时间是怎么回事？ 后连上的模块没有也没有反馈啊！？
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6条回答
TT24593638
2019-07-15 23:37
就是key 这个信号和 key_init这两个信号。 正常只仿真一个模块的时候2600NS左右就会出。 联合仿真却5000ns +才出 这是什么情况。 程序什么的都没有问题啊。
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