1. module spi_receiver
   
2. (
   
3.         //global clock
   
4.         input                                clk,
   
5.         input                                rst_n,
   
6.        
   
7.         //mcu spi interface
   
8.         input                                spi_cs,                //Chip select enable, default:L
   
9.         input                                spi_sck        ,        //Data transfer clock
   
10.         input                                spi_mosi,        //Master output and slave input
    
11. //        output                                spi_miso,        //Master input and slave output
    
12. 
    
13.         //user interface       
    
14.         output        reg                        rxd_flag,       
    
15.         output        reg        [7:0]        rxd_data
    
16. );
    
17. 
    
18. //-------------------------------------
    
19. //mcu data sync to fpga
    
20. reg        spi_cs_r0,                 spi_cs_r1;               
    
21. reg        spi_sck_r0,                spi_sck_r1;                //fsmc default 0; 8080 default 1; spi default 0;
    
22. reg        spi_mosi_r0,         spi_mosi_r1;
    
23. always@(posedge clk or negedge rst_n)
    
24. begin
    
25.         if(!rst_n)
    
26.                 begin
    
27.                 spi_cs_r0 <= 1;                spi_cs_r1 <= 1;                //chip select enable
    
28.                 spi_sck_r0 <= 0;        spi_sck_r1 <= 0;        //data transfer clock
    
29.                 spi_mosi_r0 <= 0;        spi_mosi_r1 <= 0;        //Master output and slave input
    
30.                 end
    
31.         else
    
32.                 begin
    
33.                 spi_cs_r0 <= spi_cs;                spi_cs_r1 <= spi_cs_r0;
    
34.                 spi_sck_r0 <= spi_sck;                 spi_sck_r1 <= spi_sck_r0;
    
35.                 spi_mosi_r0 <= spi_mosi;        spi_mosi_r1 <= spi_mosi_r0;
    
36.                 end
    
37. end
    
38. wire        mcu_cs = spi_cs_r1;       
    
39. wire        mcu_data = spi_mosi_r1;
    
40. wire        mcu_read_flag = (~spi_sck_r1 & spi_sck_r0) ? 1'b1 : 1'b0;        //posedge of sck
    
41. wire        mcu_read_done = (~spi_cs_r1 & spi_cs_r0) ? 1'b1 : 1'b0;                //posedge of cs
    
42. 
    
43. //-------------------------------------
    
44. //sample signal, receive data
    
45. reg        [3:0]        rxd_cnt;
    
46. reg        [7:0]        rxd_data_r;
    
47. always@(posedge clk or negedge rst_n)
    
48. begin
    
49.         if(!rst_n)
    
50.                 begin
    
51.                 rxd_cnt <= 0;
    
52.                 rxd_data_r <= 0;
    
53.                 end
    
54.         else if(mcu_cs == 1'b0)
    
55.                 begin
    
56.                 if(mcu_read_flag)        //posedge of sck
    
57.                         begin
    
58.                         rxd_data_r[3'd7 - rxd_cnt[2:0]] <= mcu_data;
    
59.                         rxd_cnt <= rxd_cnt + 1'b1;        //0-7-8
    
60.                         end
    
61.                 else
    
62.                         begin
    
63.                         rxd_cnt <= rxd_cnt;
    
64.                         rxd_data_r <= rxd_data_r;
    
65.                         end
    
66.                 end
    
67.         else
    
68.                 begin
    
69.                 rxd_cnt <= 0;
    
70.                 rxd_data_r <= rxd_data_r;
    
71.                 end
    
72. end
    
73. 
    
74. //-------------------------------------------------
    
75. //output spi receive data and receive flag
    
76. always@(posedge clk or negedge rst_n)
    
77. begin
    
78.         if(!rst_n)
    
79.                 begin
    
80.                 rxd_flag <= 0;
    
81.                 rxd_data <= 0;
    
82.                 end
    
83.         else if(mcu_read_done)
    
84.                 begin
    
85.                 rxd_flag <= 1'b1;
    
86.                 rxd_data <= rxd_data_r;
    
87.                 end
    
88.         else
    
89.                 begin
    
90.                 rxd_flag <= 0;
    
91.                 rxd_data <= rxd_data;
    
92.                 end
    
93. end
    
94. 
    
95. endmodule
    

复制代码