FPGA

非阻塞赋值

2019-07-15 23:08发布

站内问答 / FPGA
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各位大师：   请教一个问题。always @(posedge clk or posedge rst)if (rst) y1 <= 0; // resetelse y1 <= y2;always @(posedge clk or posedge rst)if (rst) y2 <= 1; // preset此处插入许多非阻塞语句。else y2 <= y1;endmodule资料说：左边的REG集中赋值，两个ALWAYS先后顺寻没关系。如果第二个ALWAYS因为插入许多语句，导致执行时间与第一个ALWAYS有大的差异，那么两个ALWAYS的左边的REG更新是在哪个ALWAYS执行完毕更新，是最长时间执行完毕的ALWAYS，然后两个一起更新吗？
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11条回答
南盗
2019-07-16 11:23
一看一下RTL视图，二看一下仿真波形，三结合一下原理。

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