FPGA

大神们来帮帮忙，新手啊求教啊！

2019-07-15 23:11发布

站内问答 / FPGA
5866 9 1631
本帖最后由 yogaqingyun 于 2015-12-29 14:28 编辑

我想实现clk与clr同为上升沿时触发，让q=d，该怎么写呢？写出来只有clr在此时刻为高才可以，怎么办呢？
module dd8(Q, CLK, CLR, d);
output reg [7:0] Q;
input CLK, CLR;
input   [7:0] d;


always @（ )
begin
               
end
endmodule
希望在clk第一个上升沿来时，将输出q=d，如图file:///C:UserslenovoAppDataRoamingTencentUsers460815134QQWinTempRichOle8C7@7)C2@V6W}}J8(I6$AFM.png
8C7@7)C2@V6W}}J8(I6$AFM.png
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
9条回答
yogaqingyun
2019-07-16 15:39
FPGA_wuhan 发表于 2015-12-29 14:13
always @（posedge CLK )
if （RST）
  begin

不行啊，clr没了呢，你的RST是clr吗

一周热门 更多>