FPGA

quartus 2 64 13.0仿真出错

2019-07-15 23:11发布

站内问答 / FPGA
3713 7 1711
本帖最后由 1069182055 于 2015-12-22 16:57 编辑

# Error loading design
# Error: Error loading design
#        Pausing macro execution
# MACRO ./counter_run_msim_rtl_verilog.do PAUSED at line 12程序是没有问题的，每次安装了只能仿真一次，以后每次都报这个错。。。
图片如下：



QQ图片20151222165607.jpg
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
7条回答
noe
2019-07-16 13:51
 精彩回答 2  元偷偷看……0人看过

一周热门 更多>