FPGA

ise 生成RTL视图，为什么有的模块看不到了呢？

2019-07-15 23:15发布

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类似程序如下
a  ,  b是两个定义好的模块输入输出分别是ain,aout,bin bout
在top模块下将两个模块连起来 ,top模块的输入输出是in，out
wire c;
a a1 (
         .ain  （in）,
         .aout   (c)
       );
b b1 (
         .bin  (c),
         .bout   (out)
       );
在RTL视图中只会显示B模块，而A模块就看不到了？如何解决呢
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3条回答
wlj341021
2019-07-16 07:23
被综合掉了，这个和
b b1 (
         .bin  (in),
         .bout   (out)
       );
一样的，相当于一根线上，中间只是多了个点，对于电脑来说，并没有什么区别

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