FPGA

硬件设计为cyclone V FPGA控制DDR3进行数据读取工作，Quartus II编译DDR3 IP核，出现如下错误

2019-07-15 23:15发布

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Error: REFCLK port on the PLL is not properly connected on instance ipconfig1:ipconfig1_inst|ipconfig1_0002:ipconfig1_inst|ipconfig1_pll0:pll0|pll1.  The reference clock port on the PLL should always be connected.  If there is no reference clock, the PLL will not function correctly.
该错误出现在IP核文件pll0.sv文件中，所有出现refclk的函数都出现了同样的错误。请问这是什么原因，要修改哪里？还是我的IP核配置有不合理的地方？谢谢

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5条回答
远去的背影
2019-07-16 16:04
兰儿 发表于 2016-1-14 17:20
目前已经解决，也不知道是什么问题，反正就是从新配置后就好了，但不用增加附加相移

你好，你的DDR3调试的怎么样了？我也在调试，也是各种问题，能不能交流一下？如果方便的话，问你几个问题

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