硬件设计为cyclone V FPGA控制DDR3进行数据读取工作,Quartus II编译DDR3 IP核,出现如下错误

2019-07-15 23:15发布

Error: REFCLK port on the PLL is not properly connected on instance ipconfig1:ipconfig1_inst|ipconfig1_0002:ipconfig1_inst|ipconfig1_pll0:pll0|pll1.  The reference clock port on the PLL should always be connected.  If there is no reference clock, the PLL will not function correctly.
该错误出现在IP核文件pll0.sv文件中,所有出现refclk的函数都出现了同样的错误。请问这是什么原因,要修改哪里?还是我的IP核配置有不合理的地方?谢谢

友情提示: 此问题已得到解决,问题已经关闭,关闭后问题禁止继续编辑,回答。