FPGA

昨天参加一个FPGA笔试，遇到了 几个问题

2019-07-15 23:22发布

站内问答 / FPGA
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1. 根据同步设计原则，写出以下程序的不足之处
always@（posedge clk or posedge rst）
if(rst) q=1'b0;
else if(en) q=d;


2.
为了处理大流量，硬件设计者往往在并行结构以及流水线结构中作出选择，请根据图说明若达到相同的处理速率这两个结构的主要差别（见图片）

3.
根据通用FIFO判断下列是否可以正确工作
assign fifo_rden=(!fifo_empty)?1'b1:1'b0;
IMG_20151025_204403.jpg

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8条回答
小白报道
2019-07-16 01:50
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