FPGA

Verilog按键控制数码管代码求助

2019-07-15 23:23发布

站内问答 / FPGA
6059 8 1660
本帖最后由 徐林如风 于 2015-10-21 00:39 编辑
  1. module key_led(key_add, key_sub, Rst_n, out_sel, out_bit);

  3.         input key_add;
  4.         input key_sub;
  5.         input Rst_n;
  6.         output [5:0]out_sel;
  7.         output [7:0]out_bit;
  8.         
  9.         reg [5:0]out_sel;     //数码管段控制
  10.         reg [7:0]out_bit;     //数码管位控制
  11.         reg [3:0]counter;
  12.         
  13.         always@(negedge key_add or negedge key_sub or negedge Rst_n)
  14.                 begin
  15.                         if (Rst_n == 0)
  16.                                 counter <= 4'd0;
  17.                         else if (key_add == 0)
  18.                                 counter <= counter + 1'b1;
  19.                         else if (key_sub == 0)
  20.                                 counter <= counter - 1'b1;
  21.                         else
  22.                                 counter <= counter;
  23.                 end
  24.                         
  25.         always
  26.                 begin
  27.                         out_sel = 6'b011111;
  28.                 end
  29.                
  30.         always@(counter)
  31.                 begin
  32.                         case (counter)
  33.                                 4'd0: out_bit = 8'b1100_0000;
  34.                                 4'd1: out_bit = 8'b1111_1001;
  35.                                 4'd2: out_bit = 8'b1010_0100;
  36.                                 4'd3: out_bit = 8'b1011_0000;
  37.                                 4'd4: out_bit = 8'b1001_1001;
  38.                                 4'd5: out_bit = 8'b1001_0010;
  39.                                 4'd6: out_bit = 8'b1000_0010;
  40.                                  4'd7: out_bit = 8'b1111_1000;
  41.                                 4'd8: out_bit = 8'b1000_0000;
  42.                                 4'd9: out_bit = 8'b1001_1111;
  43.                                 default: out_bit = 8'b1111_1111;
  44.                         endcase
  45.                 end
  46.                
  47. endmodule
  48.                  
复制代码



一个很简单的功能，就是设定counter为计数器，key_add电平变化时counter加一，key_sub电平变化时counter减一，然后把counter的数值送到数码管中显示出来。在运行的时候总是出现一些很诡异的问题，不知是何原因，还请各位大神帮忙看看，谢谢了！



友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
8条回答
luckyb1
2019-07-16 12:31
我记得明德扬点拨FPGA基础视频有Verilog的讲解，可以参考。

一周热门 更多>