FPGA

Synplify Pro综合时遇到的问题？

2019-07-15 23:23发布

站内问答 / FPGA
2692 2 1413
之前在ISE上综合过，没报错，综合成功，当我用Synplify Pro重新建立工程，添加相同的.v文件，综合时，居然报错了。不知为什么，求知道的解答一下吧！报的错误如下图：
[p=30,2,left] 捕获.PNG





友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
2条回答
iizhangjie
2019-07-16 04:09
找不到这个模块，是不是这个模块是xilinx带的，

一周热门 更多>