PLL时钟进行时序约束后的相位问题

2019-07-15 23:25发布

PLL时钟时序约束相位.JPG
如图所示,clk是源时钟,clk[0],clk[1],clk[2]是PLL的输出时钟,其中clk[0]和clk[2]有延迟,这个问题怎么解决?
setup time slack和hold time slack都没有问题,但我还是想解决它。尝试过让其他时钟延迟,添加了set clock latency,但并没有什么用。所以求高手解决。
友情提示: 此问题已得到解决,问题已经关闭,关闭后问题禁止继续编辑,回答。