FPGA

关于Modelsim的使用方法请教

2019-07-15 23:26发布

站内问答 / FPGA
2609 15 1557
我是通过quartus来调用Modelsim的，比如程序写完之后综合完成后调用Modelsim进行仿真。
但是如果发现仿真的结果不对，我就要去返回修改verilog代码，再编译综合。那么问题来了，
此时，我是要把Modelsim关闭，再重新调用modelsim吗？
我一直是这么做得，但是发现很浪费时间，请问各位有什么
好方法吗？
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15条回答
crjmail
2019-07-17 11:57
2013crazy 发表于 2015-10-12 22:55
一般都是这样的，不用关闭了，只要在下面输入do  xxx.do就行了，具体自己百度，还有就是修改模块的引脚的时候，记得也要修改testbench

请问你一下，你一般使用Modelsim仿真整个工程还是对工程里的模块单独进行仿真？

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