综合后，还要编写testbench文件。具体assignment中settings——simulation（toolname为modelsim-altea，output netist为verilog），点ok，然后processing——start——start test bench、、会有一个提示成功，然后file——open——simulation（你所编写代码的文件夹里面）—modelsim，到这里会看到一个rtl_work的文件夹，在下面的文件名打一个*号，再点打开，会出现很多不同后缀的文件，找到后缀为.VT的文件。直接双击，这时打开的就是testbench文件，写好后保存。再打开assignment——setting，最下面，将compile test bench选中，点击后面的testbenchs——new——testbench name（这个的后缀为X_vlg_tst，X就是你的模块名），写完记得点击ADD ，然后一路点击OK，最后再菜单tools进行仿真即可