叶大兵亮 发表于 2015-10-12 21:15
综合后，还要编写testbench文件。具体assignment中settings——simulation（toolname为modelsim-altea，output netist为verilog），点ok，然后processing——start——start test bench、、会有一个提示成功，然后file——open——simulation（你所编写代码的文件夹里面）—modelsim，到这里会看到一个rtl_work的文件夹，在 ...

那个名字好像是有两个的，一个是的的。vt文件名，一个才是模块名