FPGA

一段verilog程序，大家帮看一下 那里错了

2019-07-15 23:31发布

站内问答 / FPGA
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本帖最后由 elecfans跑堂 于 2015-9-14 09:20 编辑

module test;
reg a,b,c;
wire out;
`define aa a+b
`define cc c+`aa
begin
assign out=`cc;
$display("Q");
end
endmodule
错误是;.v(8): near "$display": syntax error, unexpected SYSTEM_IDENtiFIER
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2条回答
leopardwyg
2019-07-16 03:35
begin
assign out=`cc;
$display("Q");
end
把begin end 去掉
在assign后加initial begin end 把$display包起来试哈

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