FPGA

一段verilog程序，大家帮看一下 那里错了

2019-07-15 23:31发布

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本帖最后由 elecfans跑堂 于 2015-9-14 09:20 编辑

module test;
reg a,b,c;
wire out;
`define aa a+b
`define cc c+`aa
begin
assign out=`cc;
$display("Q");
end
endmodule
错误是;.v(8): near "$display": syntax error, unexpected SYSTEM_IDENtiFIER
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2条回答
houxiaoxiao
2019-07-16 04:21
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