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关于XILINX多片DDR2的硬件设计和MIG

2019-07-15 23:31发布

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本帖最后由 elecfans跑堂 于 2015-9-14 09:21 编辑

最近在做FPGA板子用了两片16位的FPGA，在MIG中发现ODT 和CK CS等信号需要分别连接到FPGA。如下图，是我在MIG中设置的问题吗？还是xilinx DDR2 MIG就要求这么做？
1.jpg
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4条回答
myself2004
2019-07-16 12:27
cs应该可以直接拉死的，在设置里头有的，ck和odt好像是现在做了约束了，core gen必须要检查到管脚约束才能进行下一步。

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