FPGA

FPGA输出引脚全为高电平

2019-07-15 23:32发布

站内问答 / FPGA
6361 5 1183
各位发烧友好，我是一位FPGA初学者，使用AS模式把程序下载到FPGA中，输出的电平全是高电平，我也把不用的引脚设置成As input tri-stated，是不是FPGA短路烧毁了，先感谢大家的解答。
module led(led0,led1,led02,led3
);
output led0,led1,led02,led3;
assign led0 = 1'b0;
assign led1 = 1'b0;
assign led2 = 1'b0;
assign led3 = 1'b0;
endmodule

我写了一个测试程序，下载到fpga中，输出的全是高电平。
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
5条回答
houxiaoxiao
2019-07-16 03:47
下载到fpga中，你怎么能看到全是高电平，不是应该写测试文件在modelsim中才能看时序图吗？

一周热门 更多>