FPGA输出引脚全为高电平

2019-07-15 23:32发布

各位发烧友好,我是一位FPGA初学者,使用AS模式把程序下载到FPGA中,输出的电平全是高电平,我也把不用的引脚设置成As input tri-stated,是不是FPGA短路烧毁了,先感谢大家的解答。
module led(led0,led1,led02,led3
);
output led0,led1,led02,led3;
assign led0 = 1'b0;
assign led1 = 1'b0;
assign led2 = 1'b0;
assign led3 = 1'b0;
endmodule

我写了一个测试程序,下载到fpga中,输出的全是高电平。
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