FPGA

计数器，计数到一个值就不计数了！这么回事

2019-07-15 23:33发布

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module Verilog1(clk,rst,en,dout);
input clk,en,rst;
output [31:0] dout;
reg [31:0] Q1;
assign dout=Q1;
always @(posedge clk or negedge rst)
begin
if(!rst)
Q1<=0;
else if(en)
    begin
           if(Q1==32`hffffffff)Q1<=32`h00000000;
                  else Q1<=Q1+1`b1;end
                          end
endmodule       

逻辑分析仪图 逻辑分析仪图
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4条回答
陈孝虎
2019-07-16 01:40
stojakovic7769 发表于 2015-9-5 20:30
楼主加上一句if(Q1

能留个联系方式请教下你么，

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