FPGA

不能计数能复位，复位后计数值直接就变成20h不计数

2019-07-15 23:34发布

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module Verilog1(clk,rst,en,dout);
input clk,en,rst;
output [31:0] dout;
reg [31:0] Q1;
assign dout=Q1;
always @(posedge clk or negedge rst)
begin
if(!rst)
Q1<=0;
else if(en)
    begin
           if(Q1==32`h0ffffffff)Q1<=32`h00000000;
                  else Q1<=Q1+1;end
        else Q1<=Q1;          
               
end
endmodule       

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5条回答
zhangziying
2019-07-16 20:09
把else语句去掉就OK了

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