FPGA

关于FPGA综合的问题

2019-07-15 23:34发布

站内问答 / FPGA
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本帖最后由 elecfans跑堂 于 2015-9-1 09:34 编辑

比如做个组合逻辑电路，如果只是增加或减少敏感表中的信号，是否会影响到最终生成的电路？？？

举个简单的列子
always @(a,b,c,d,t1,t2)
begin  
t1 = a|b;
t2 = c|d;
out = t1^t2;
end

跟
always @(a,b,c,d)
begin  
t1 = a|b;
t2 = c|d;
out = t1^t2;
end
会一样嘛？？


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4条回答
花涛
2019-07-16 10:40
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