FPGA

配置好了PLL，但没有输出

2019-07-15 23:35发布

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我用quartusII9.1生成了PLL，通过倍频时钟100M输出，驱动一个计数器。但在signaltap里根观察，计数器没有工作。我又将系统时钟50M直接给计数器，发现计数器工作。前一个计数过程，我用100M采样，发现signaltap时钟在等待采用时钟。两个过程说明PLL根本就不工作，但locked信号却为高电平。哪位大神遇到过相同的问题，能否给解决一下。
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4条回答
SASCommander
2019-07-16 12:30
elecggmq 发表于 2015-8-31 09:16
不知道解决没有，你说了这么多就一句总结PLL不好使，这个不好使几乎就是配置问题，你要把你咋配置的说说就可以帮助你分析啦

是这样，配置不复杂，pll只配置时钟输入脚和输出脚，无论输出时钟配置多大，输出均无。

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