FPGA

verilog 问题

2019-07-15 23:35发布

站内问答 / FPGA
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本帖最后由 elecfans跑堂 于 2015-8-28 11:43 编辑

捕获.GIF 请问这个问题怎么解决呢？
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3条回答
zjbhello
2019-07-16 02:20
我对verilog不是太在行哈，之前也没有看到过楼主这种程序写法
根据软件编译报错提示：eeprom文件的129行，always程序块写法存在问题……
一般应该写作
always@(posedge clk or posedge rst)
begin
    （code）
end
这种形式吧

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