FPGA

Verilog仿真时出现如下报错是什么原因

2019-07-15 23:36发布

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用modelsim仿真时出现很多报错（部分报错如图），但是感觉他提示的“：”“else”“end”等处都没有问题啊，老看到一个词only in systemVerilog，我觉得可能与这个有关系，有没有人遇到过，怎么解决啊，跪求
QQ截图20150826115039.png
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4条回答
1984619809
2019-07-16 03:47
以后可以互相交流，我最近也在学FPGA 最佳答案

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