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哪位大神有verilog实现的双口RAM例程，就教!

2019-07-15 23:40发布

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哪位大神有verilog实现的双口RAM例程，就教!
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4条回答
hawke
2019-07-16 01:47
来源：
https://documentation.altera.com/#/00030683-AA$NT00064438

  1. module true_dual_port_ram_single_clock
  2. (
  3.         input [(DATA_WIDTH-1):0] data_a, data_b,
  4.         input [(ADDR_WIDTH-1):0] addr_a, addr_b,
  5.         input we_a, we_b, clk,
  6.         output reg [(DATA_WIDTH-1):0] q_a, q_b
  7. );

  9.         parameter DATA_WIDTH = 8;
  10.         parameter ADDR_WIDTH = 6;

  12.         // Declare the RAM variable
  13.         reg [DATA_WIDTH-1:0] ram[2**ADDR_WIDTH-1:0];

  15.         always @ (posedge clk)
  16.         begin // Port A
  17.                 if (we_a)
  18.                 begin
  19.                         ram[addr_a] <= data_a;
  20.                         q_a <= data_a;
  21.                 end
  22.                 else
  23.                         q_a <= ram[addr_a];
  24.         end
  25.         always @ (posedge clk)
  26.         begin // Port b
  27.                 if (we_b)
  28.                 begin
  29.                         ram[addr_b] <= data_b;
  30.                         q_b <= data_b;
  31.                 end
  32.                 else
  33.                         q_b <= ram[addr_b];
  34.         end

  36. endmodule
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