warning: clock perieod specified in clock requirement for clock "dsp_ce" must be greater than or equal to the I/O edge rate limit of 4ns in the currently selected device .
FPGA编译的时候出来很多警告，其中一个就是这个。请问这个警告应该怎么解决？
请高手们多多指点！
有时候FPGA编译的后状态不稳定，每次编译后的load到板子里后的状态不一样，请问这种问题该怎么解决呢，该从哪方面解决？
请高手们多多指点！
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