FPGA

求助一道期末试卷设计题

2019-07-15 23:48发布

站内问答 / FPGA
2017 9 1544
期末刷题时看到的 写了程序似乎不太正确
eda题目.png
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9条回答
lxg54321
2019-07-16 04:03
input b;
input clk;
input nclr;
output reg q = 0; //赋初始值0
reg b_reg = 0; //赋初始值0

always @(posedge clk or negedge nclr) begin //异步复位
    if(!nclr) begin
        q <= 1'b0;
        b_reg <= 1'b0;
    end
    else begin
        b_reg <= b ^ !b_reg;
        q <= b_reg;
    end
end

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